三星电子公布了下一代高带宽存储器（HBM）的核心工艺路线图。计划在HBM5中使用基于D1c工艺的核心芯片和2纳米工艺的基底芯片，而HBM5E将采用D1d工艺和2纳米工艺。
17日，在美国加州圣何塞举行的“GTC 2026”上，三星电子存储事业部开发副总裁黄尚俊表示：“HBM5和HBM5E都将使用核心芯片和基底芯片结构。”
黄副总裁解释说：“HBM5的核心芯片将采用D1c工艺，基底芯片使用2纳米工艺。”他还表示：“HBM5E将采用D1d工艺的核心芯片和2纳米工艺的基底芯片。”
HBM是通过垂直堆叠多个存储芯片实现高带宽的AI半导体关键部件。最新一代开始采用将存储核心芯片与负责运算和接口功能的基底芯片分离的结构。
此次计划显示三星电子在下一代HBM中结合存储工艺和代工技术的战略。特别是HBM5中确认采用2纳米工艺，预计将扩大三星先进工艺的应用范围。
三星电子目前向英伟达等全球AI半导体公司供应HBM，增强其在AI存储市场的竞争力。业内认为，下一代HBM的竞争将不仅限于存储工艺，还将包括代工技术和封装技术的综合竞争。
随着AI数据中心市场的快速增长，HBM需求也在急剧增加。随着下一代HBM5技术竞争的加剧，全球存储企业间的竞争将更加激烈。
※ 本报道经人工智能（AI）系统翻译与编辑。
